原装正品 MT40A512M8RH-083E:B 封装FBGA-78 储存器芯片IC

描述
      DDR4sdram是一种高速动态随机存取存储器，其内部配置为用于x16配置的8行DRAM和用于x4和x8配置的16行DRAM。DDR4sdram使用8n-预取架构来实现高速操作。8n-预取体系结构与一个接口相结合，该接口被设计用于在输入/输出引针的每个时钟周期上传输两个数据字。

     针对DDR4sdram的单个READ或写入操作包括在内部DRAM核心的单个8n位宽、四时钟数据传输和在I/O针脚的两个相应的n位宽、半时钟周期数据传输。

工业温度
   
    工业温度(IT)设备选项要求外壳温度不低于-40°C或**95°C。JEDEC规格要求，当TC**过85°C时，刷新率将翻倍；这还需要使用高温自刷新选项。此外，当TC在-40°C和0°C之间时，在商业温度范围之外工作时，ODT电阻和输入/输出阻抗必须减小。

特征

•VDD=VDDQ=1.2V±60mV

•VPP=2.5V，–125mV/+250mV

•模上、内部、可调VREFDQ生成

•1.2V伪明渠输入/输出

•较高温度可达95°C

–64ms，8192次循环刷新至85°C

–32毫秒，8192次循环刷新，温度>85°C至95°C

•16个内部银行（x4、x8）：4组，每组4个银行

•8个内部银行（x16）：2组，每组4个银行

•8n位预取体系结构

•可编程数据选通前置码

•数据选通前导码培训

•命令/地址延迟（CAL）

•多用途寄存器读写能力

•读写平衡

•自刷新模式

•低功耗自动自刷新（LPASR）

•温度控制刷新（TCR）

•细粒度刷新

•自刷新中止

•较大节电

•输出驱动器校准

•标称端接、驻车端接和动态端接

（ODT）

•数据总线反转（DBI）

•命令/地址（CA）奇偶校验

•数据总线写入循环冗余校验（CRC）

•每DRAM寻址能力

•连接测试（x16）

•sPPR和hPPR能力

•符合JEDEC JESD-79-4标准

选项1标记

•配置

–1千兆x 4 1G4

–512兆欧x 8 512M8

-256兆欧x16256m162

•FBGA封装（无铅）–x4、x8

–78个球（9毫米x 11.5毫米）–修订版。A HX

–78个球（9毫米x 10.5毫米）–修订版。B右

•FBGA封装（无铅）–x16

–96个球（9mm x 14mm）–修订版。哈哈

–96个球（9mm x 14mm）–修订版。博格

•定时–循环时间

-0.625ns@CL=22（DDR4-3200）-062E

-0.682ns@CL=20（DDR4-2933）-068E

-0.682ns@CL=21（DDR4-2933）-068

-0.750ns@CL=18（DDR4-2666）-075E

-0.750ns@CL=19（DDR4-2666）-075

-0.833ns@CL=16（DDR4-2400）-083E

-0.833ns@CL=17（DDR4-2400）-083

-0.937ns@CL=15（DDR4-2133）-093E

-0.937ns@CL=16（DDR4-2133）-093

-1.071ns@CL=13（DDR4-1866）-107E

•工作温度

–商用（0°ื 总费用ื 95°C）无

–工业（–40°ื 总费用ื 95°C）它